Aféierung an d'PCIe 5.0 Spezifikatiounen

• Aféierung an d'PCIe 5.0 Spezifikatiounen

D'PCIe 4.0 Spezifikatioun gouf 2017 fäerdeg gestallt, awer si gouf eréischt mat der 7nm Rydragon 3000 Serie vun AMD vu Konsumentplattforme ënnerstëtzt, an do hunn nëmme Produkter wéi Supercomputing, High-Speed-Späicherung vun Entrepriseklassen an Netzwierkgeräter d'PCIe 4.0 Technologie benotzt. Och wann d'PCIe 4.0 Technologie nach net a grousser Skala ugewannt gouf, entwéckelt d'PCI-SIG Organisatioun zënter laangem e méi schnelle PCIe 5.0, d'Signalrate huet sech vun den aktuellen 16GT/s op 32GT/s verduebelt, d'Bandbreet kann 128GB/s erreechen, an d'Versioun 0.9/1.0 Spezifikatioun ass fäerdeg. D'v0.7 Versioun vum PCIe 6.0 Standardtext gouf un d'Memberen geschéckt, an d'Entwécklung vum Standard ass um richtege Wee. D'Pin-Rate vu PCIe 6.0 gouf op 64 GT/s erhéicht, wat 8 Mol sou héich ass wéi déi vu PCIe 3.0, an d'Bandbreet an x16 Kanäl kann méi grouss wéi 256GB/s sinn. An anere Wierder, déi aktuell Geschwindegkeet vu PCIe 3.0 x8 brauch nëmmen ee PCIe 6.0 Kanal fir z'erreechen. Wat d'v0.7 ugeet, huet PCIe 6.0 déi meescht vun den ursprénglech ugekënnegte Funktiounen erreecht, awer de Stroumverbrauch ass nach weider verbessert.d, an de Standard huet nei d'L0p-Stroumkonfiguratiounsausrüstung agefouert. Natierlech kann PCIe 6.0 no der Ukënnegung am Joer 2021 fréistens 2023 oder 2024 kommerziell verfügbar sinn. Zum Beispill gouf PCIe 5.0 am Joer 2019 guttgeheescht, an et gëtt eréischt elo Uwendungsfäll.

Am Verglach mat de fréiere Standardspezifikatioune koumen d'PCIe 4.0 Spezifikatioune relativ spéit. D'PCIe 3.0 Spezifikatioune goufen am Joer 2010 agefouert, 7 Joer no der Aféierung vu PCIe 4.0, sou datt d'Liewensdauer vun de PCIe 4.0 Spezifikatioune kuerz kéint sinn. Besonnesch hunn e puer Ubidder ugefaang PCIe 5.0 PHY physesch Schichtgeräter ze designen.

D'PCI-SIG Organisatioun erwaart, datt déi zwee Standarden nach eng Zäit laang koexistéieren, an PCIe 5.0 gëtt haaptsächlech fir héichperformant Geräter mat méi héijen Duerchgangsufuerderungen, wéi Grafikkaarten fir KI, Netzwierkgeräter, asw., benotzt, wat bedeit, datt PCIe 5.0 méi wahrscheinlech an Datenzenter-, Netzwierk- an HPC-Ëmfeld opdaucht. Geräter mat manner Bandbreetufuerderungen, wéi Desktops, kënnen PCIe 4.0 benotzen.

Fir PCIe 5.0 gouf d'Signalrate vun 16GT/s vum PCIe 4.0 op 32GT/s erhéicht, ëmmer nach mat 128/130 Kodéierung, an d'x16 Bandbreet gouf vun 64GB/s op 128GB/s erhéicht.

Nieft der Verduebelung vun der Bandbreet bréngt PCIe 5.0 weider Ännerungen, dorënner Ännerungen am elektreschen Design fir d'Signalintegritéit ze verbesseren, Réckwärtskompatibilitéit mat PCIe a méi. Zousätzlech gouf PCIe 5.0 mat neie Standarden entwéckelt, déi d'Latenz an d'Signaldämpfung iwwer grouss Distanzen reduzéieren.

D'PCI-SIG Organisatioun erwaart, d'1.0 Versioun vun der Spezifikatioun am éischte Quartal dëst Joer fäerdeg ze stellen, awer si kënnen Standarden entwéckelen, awer si kënnen net kontrolléieren, wéini den Terminalgerät um Maart agefouert gëtt, an et gëtt erwaart, datt déi éischt PCIe 5.0 Geräter dëst Joer debutéieren, a méi Produkter am Joer 2020 erschéngen. Wéinst dem Besoin u méi héije Geschwindegkeeten huet d'Standardiséierungsorganisatioun awer dozou bruecht, déi nächst Generatioun vu PCI Express ze definéieren. D'Zil vu PCIe 5.0 ass et, d'Geschwindegkeet vum Standard an der kuerstméiglecher Zäit ze erhéijen. Dofir ass PCIe 5.0 sou konzipéiert, datt et einfach d'Geschwindegkeet op de PCIe 4.0 Standard erhéicht, ouni aner bedeitend nei Funktiounen.

Zum Beispill ënnerstëtzt PCIe 5.0 keng PAM 4 Signaler an enthält nëmmen déi nei Funktiounen, déi néideg sinn, fir datt de PCIe Standard 32 GT/s an der kuerstméiglecher Zäit ënnerstëtzt.

Hardware-Erausfuerderungen

Déi grouss Erausfuerderung bei der Virbereedung vun engem Produkt fir PCI Express 5.0 z'ënnerstëtzen, wäert mat der Kanallängt zesummenhänken. Wat méi séier d'Signalrate ass, wat méi héich d'Dréierfrequenz vum Signal ass, deen iwwer d'PC-Board iwwerdroe gëtt. Zwou Aarte vu physesche Schued limitéieren de Mooss, wéi Ingenieuren PCIe-Signaler verbreeden kënnen:

· 1. Dämpfung vum Kanal

· 2. Reflexiounen, déi am Kanal duerch Impedanzdiskontinuitéiten a Pins, Stecker, Duerchgangslächer an aner Strukturen optrieden.

D'PCIe 5.0 Spezifikatioun benotzt Kanäl mat -36dB Dämpfung bei 16 GHz. D'Frequenz 16 GHz representéiert d'Nyquist-Frequenz fir 32 GT/s digital Signaler. Zum Beispill, wann de PCIe5.0 Signal ufänkt, kann en eng typesch Peak-to-Peak Spannung vun 800 mV hunn. Nodeems en awer duerch de recommandéierte -36dB Kanal passéiert ass, geet all Ähnlechkeet mat engem oppene A verluer. Nëmmen andeems eng Senderbaséiert Ausgläichung (De-Accentuéierung) an eng Empfängerausgläichung (eng Kombinatioun vu CTLE an DFE) ugewannt gëtt, kann de PCIe5.0 Signal duerch de Systemkanal goen a vum Empfänger korrekt interpretéiert ginn. Déi minimal erwaart Aenhéicht vun engem PCIe 5.0 Signal ass 10mV (No-Ausgläichung). Och mat engem bal perfekte Sender mat nidderegem Jitter reduzéiert eng bedeitend Dämpfung vum Kanal d'Signalamplitude bis zu deem Punkt, wou all aner Aart vu Signalschued, déi duerch Reflexioun a Kräizsproch verursaacht gëtt, zougemaach ka ginn, fir d'Aen ze restauréieren.