Aféierung PCIe 6.0

D'PCI-SIG Organisatioun huet déi offiziell Verëffentlechung vum PCIe 6.0 Spezifikatiounsstandard v1.0 ugekënnegt an erkläert d'Fäerdegstellung.

D'Konventioun weiderféierend verduebelt sech d'Bandbreetgeschwindegkeet weider, bis zu 128 GB/s (unidirektional) bei x16, an well d'PCIe Technologie e vollduplex bidirektionalen Datenfluss erméiglecht, ass den gesamten Duerchgank a béide Richtungen 256 GB/s. Dem Plang no soll et kommerziell Beispiller 12 bis 18 Méint no der Verëffentlechung vum Standard ginn, also ongeféier 2023, déi als éischt op der Serverplattform solle sinn. PCIe 6.0 kënnt fréistens Enn vum Joer, mat enger Bandbreet vun 256 GB/s.

Zréck zur Technologie selwer, PCIe 6.0 gëllt als déi gréisst Ännerung an der bal 20-järeger Geschicht vu PCIe. Fir éierlech ze sinn, PCIe 4.0/5.0 ass eng kleng Modifikatioun vun 3.0, wéi zum Beispill d'128b/130b-Kodéierung baséiert op NRZ (Non-Return-to-Zero).

PCIe 6.0 ass op PAM4 Puls-AM-Signaléierung gewiesselt, 1B-1B-Codéierung, en eenzegt Signal kann a véier Codéierungszoustänn (00/01/10/11) sinn, duebel sou vill wéi virdrun, wat eng Frequenz vu bis zu 30 GHz erlaabt. Well de PAM4-Signal awer méi fragil ass wéi den NRZ, ass en mat engem FEC-Forward-Feelerkorrekturmechanismus ausgestatt, fir Signalfeeler am Link ze korrigéieren an d'Datenintegritéit ze garantéieren.

Nieft PAM4 an FEC ass déi lescht grouss Technologie am PCIe 6.0 d'Benotzung vun der FLIT (Flow Control Unit) Kodéierung op logeschem Niveau. Tatsächlech ass PAM4, FLIT, keng nei Technologie, déi am 200G+ Ultra-High-Speed-Ethernet zënter laangem agesat gëtt, wat PAM4 net a grousser Skala promotéiere konnt, well d'Käschte vun der physescher Schicht ze héich sinn.

Zousätzlech bleift PCIe 6.0 réckwärtskompatibel.

PCIe 6.0 verduebelt weiderhin d'I/O-Bandbreet op 64GT/s no der Traditioun, déi op déi tatsächlech PCIe 6.0X1 unidirektional Bandbreet vun 8GB/s, PCIe 6.0×16 unidirektional Bandbreet vun 128GB/s an pcie 6.0×16 bidirektional Bandbreet vun 256GB/s ugewannt gëtt. PCIe 4.0 x4 SSDs, déi haut wäit verbreet sinn, brauchen dofir nëmme PCIe 6.0 x1.

PCIe 6.0 wäert d'128b/130b-Kodéierung weiderféieren, déi an der Ära vum PCIe 3.0 agefouert gouf. Nieft dem urspréngleche CRC ass et interessant ze bemierken, datt dat neit Kanalprotokoll och d'PAM-4-Kodéierung ënnerstëtzt, déi an Ethernet an GDDR6x benotzt gëtt, an domat de PCIe 5.0 NRZ ersetzt. Méi Daten kënnen an der selwechter Zäit an engem eenzege Kanal gepackt ginn, souwéi e Mechanismus fir d'Korrektur vun Datenfehler mat gerénger Latenz, bekannt als Forward Error Correction (FEC), fir d'Erhéijung vun der Bandbreet machbar a zouverlässeg ze maachen.

Vill Leit froe sech vläicht, ob d'PCIe 3.0 Bandbreet dacks net ausgenotzt gëtt, a wat ass de Gebrauch dovun? Wéinst der Zounimm vun datenintensiven Applikatiounen, dorënner kënschtlech Intelligenz, ginn IO-Kanäl mat méi schnelle Transmissiounsraten ëmmer méi gefrot vu Clienten um professionelle Maart, an déi héich Bandbreet vun der PCIe 6.0 Technologie kann d'Performance vu Produkter, déi eng héich IO Bandbreet erfuerderen, dorënner Beschleuniger, Maschinnléieren an HPC Applikatiounen, voll ausschöpfen. PCI-SIG hofft och, vun der wuessender Automobilindustrie ze profitéieren, déi e Hotspot fir Hallefleeder ass, an d'PCI-Special Interest Group huet eng nei PCIe Technology Aarbechtsgrupp gegrënnt, fir sech drop ze konzentréieren, wéi d'Adoptioun vun der PCIe Technologie an der Automobilindustrie erhéicht ka ginn, well déi erhéicht Nofro vum Ökosystem no Bandbreet evident ass. Well awer de Mikroprozessor, d'GPU, den IO-Gerät an den Datenspeicher un den Datenkanal ugeschloss kënne ginn, fir de PC d'Ënnerstëtzung vun der PCIe 6.0 Interface ze kréien, mussen d'Mainboard Hiersteller extra virsiichteg sinn, fir de Kabel ze arrangéieren, deen Héichgeschwindegkeetssignaler veraarbechte kann, an d'Chipsatz Hiersteller mussen och relevant Virbereedunge treffen. En Intel-Sprecher wollt net soen, wéini PCIe 6.0 Ënnerstëtzung fir Apparater bäigefüügt gëtt, awer huet bestätegt, datt de Konsument Alder Lake an d'Server-Säit Sapphire Rapids a Ponte Vecchio PCIe 5.0 ënnerstëtzen. NVIDIA wollt och net soen, wéini PCIe 6.0 agefouert gëtt. BlueField-3 Dpus fir Datenzentren ënnerstëtzen awer scho PCIe 5.0; D'PCIe Spec spezifizéiert nëmmen d'Funktiounen, d'Performance an d'Parameteren, déi op der physescher Schicht implementéiert musse ginn, awer spezifizéiert net, wéi dës implementéiert solle ginn. An anere Wierder, d'Hiersteller kënnen d'Struktur vun der physescher Schicht vum PCIe no hiren eegene Bedierfnesser an den tatsächleche Konditiounen designen, fir d'Funktionalitéit ze garantéieren! Kabelhersteller kënne méi Plaz spillen!