D'PCI-SIG Organisatioun huet déi offiziell Verëffentlechung vum PCIe 6.0 Spezifizéierungsstandard v1.0 ugekënnegt, deklaréiert Fäerdegstellung.
D'Konventioun fortgesat, d'Bandbreedungsgeschwindegkeet weider ze verduebelen, bis zu 128GB / s (unidirectional) bei x16, a well PCIe Technologie erlaabt voll-duplex bidirektionalen Datefloss, ass den Total zwee-Wee-Duerchgang 256GB / s.Geméiss dem Plang ginn et kommerziell Beispiller 12 bis 18 Méint no der Verëffentlechung vum Standard, deen ongeféier 2023 ass, sollt als éischt op der Serverplattform sinn.PCIe 6.0 kënnt fréistens um Enn vum Joer, mat enger Bandbreedung vun 256GB / s
Zréck op d'Technologie selwer gëtt PCIe 6.0 als déi gréisste Ännerung an der bal 20-Joer Geschicht vum PCIe ugesinn.Fir éierlech ze sinn, PCIe 4.0 / 5.0 ass eng kleng Ännerung vun 3.0, sou wéi d'128b / 130b Kodéierung baséiert op NRZ (Non-Return-to-Zero).
PCIe 6.0 gewiesselt op PAM4 Puls AM Signaliséierung, 1B-1B Kodéierung, en eenzegt Signal kann véier Kodéierungs (00/01/10/11) Staaten sinn, duebel de fréiere, wat bis zu 30GHz Frequenz erlaabt.Wéi och ëmmer, well PAM4 Signal méi fragil ass wéi NRZ, ass et mat FEC Forward Feeler Korrektur Mechanismus ausgestatt fir Signalfehler am Link ze korrigéieren an d'Datenintegritéit ze garantéieren
Zousätzlech zu PAM4 a FEC ass déi lescht grouss Technologie am PCIe 6.0 d'Benotzung vu FLIT (Flow Control Unit) Kodéierung um logesche Niveau.Tatsächlech, PAM4, FLIT ass net eng nei Technologie, an der 200G + ultra-héich-Vitesse Ethernet gouf laang applizéiert, déi PAM4 gescheitert grouss-Skala Promotioun vun de Grond ass, datt déi kierperlech Layer Käschten ze héich ass.
Zousätzlech bleift PCIe 6.0 zréckkompatibel.
PCIe 6.0 setzt weider d'I/O Bandbreedung op 64GT / s no der Traditioun ze verduebelen, déi op déi aktuell PCIe 6.0X1 unidirektional Bandbreedung vun 8GB / s, PCIe 6.0 × 16 unidirektional Bandbreed vun 128GB / s, a pcie 6.0 × ugewannt gëtt 16 Bidirektional Bandbreed vun 256GB / s.PCIe 4.0 x4 SSDS, déi haut vill benotzt ginn, brauche just PCIe 6.0 x1 fir et ze maachen.
PCIe 6.0 wäert d'128b / 130b Kodéierung weiderféieren, déi an der Ära vum PCIe 3.0 agefouert gouf.Zousätzlech zum ursprénglechen CRC ass et interessant ze bemierken datt den neie Kanalprotokoll och de PAM-4 Kodéierung ënnerstëtzt, deen an Ethernet an GDDR6x benotzt gëtt, ersetzt PCIe 5.0 NRZ.Méi Daten kënnen an engem eenzege Kanal an der selwechter Zäit gepackt ginn, souwéi e Low-latency Datefeelerkorrekturmechanismus bekannt als Forward Feeler Korrektur (FEC) fir d'Erhéijung vun der Bandbreedung machbar an zouverlässeg ze maachen.
Vill Leit kënnen d'Fro stellen, PCIe 3.0 Bandbreed gëtt dacks net benotzt, PCIe 6.0 ass wat benotzt?Wéinst der Erhéijung vun Daten-hongereg Uwendungen, dorënner kënschtlech Intelligenz, ginn IO Kanäl mat méi séier Iwwerdroungsraten ëmmer méi d'Demande vun de Clienten am professionnelle Maart, an déi héich Bandbreedung vun der PCIe 6.0 Technologie kann d'Performance vun de Produkter déi héich IO erfuerderen voll opmaachen. Bandbreedung abegraff Beschleuniger, Maschinnléieren an HPC Uwendungen.PCI-SIG hofft och vun der wuessender Autosindustrie ze profitéieren, wat e Hotspot fir Halbleiter ass, an de PCI-Special Interest Group huet en neie PCIe Technology Aarbechtsgrupp geformt fir sech ze fokusséieren wéi d'Adoptioun vun der PCIe Technologie an der Automotive erhéicht gëtt. Industrie, well d'Erhéijung vun der Nofro vum Ökosystem fir Bandbreedung evident ass.Wéi och ëmmer, wéi de Mikroprozessor, GPU, IO Apparat an Datenspeicher kënnen un den Datekanal verbonne sinn, PC fir d'Ënnerstëtzung vum PCIe 6.0 Interface ze kréien, musse Motherboard Hiersteller extra virsiichteg sinn fir de Kabel ze arrangéieren deen High-Speed-Signaler handhaben kann, an Chipset Hiersteller mussen och relevant Virbereedungen maachen.En Intel Spriecher refuséiert ze soen wéini PCIe 6.0 Ënnerstëtzung op Geräter bäigefüügt gëtt, awer bestätegt datt de Konsument Alder Lake a Server Säit Sapphire Rapids a Ponte Vecchio PCIe 5.0 ënnerstëtzen.NVIDIA huet och refuséiert ze soen wéini PCIe 6.0 agefouert gëtt.Wéi och ëmmer, BlueField-3 Dpus fir Datenzenteren ënnerstëtzen scho PCIe 5.0;D'PCIe Spec spezifizéiert nëmmen d'Funktiounen, d'Performance an d'Parameteren déi op der kierperlecher Schicht implementéiert musse ginn, awer präziséiert net wéi se dës ëmsetzen.An anere Wierder, Hiersteller kënnen d'physesch Schichtstruktur vu PCIe designen no hiren eegene Bedierfnesser an aktuellen Bedéngungen fir Funktionalitéit ze garantéieren!Kabel Hiersteller kënne méi Plaz spillen!
Post Zäit: Jul-04-2023
